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Veröffentlicht am 2015-05-25 17:33:1 in /t/

/t/ 28096: VHDL-Faden?

jehnglynn Avatar
jehnglynn:#28096

Eltech-Beernd zu Hilf, warum sind die beiden Zähler unsignedA und unsignedB nicht identisch wenn in Hartware laufend? Sollten doch genau dasselbe tun, nicht? Nun, wenn Bernd das auf den Chip läd, erstmal alles tiptop, doch nach ein paar Zyklen, so 30, 40 mal Taster drücken sind die Zähler nicht mehr identisch...... wuut?
Uhr, Reset, Taster und so sei alles gegeben (und auch wenn nicht, in jedem fall sollten die Zähler doch miteinander zählen? Oder ist je nach dem das Inputsignal vom Taster nicht genug "sauber"? Ist jedenfalls enthüpft..)

Bernd rangiert gerade hart...



....

architecture syn of X is
signal unsignedA : unsigned(2 downto 0) := (others => '0');
signal unsignedB : unsigned(7 downto 0) := (others => '0');
begin

LED(6 downto 0) <= std_logic_vector(unsignedB(6 downto 0));
LED(7) <= '1' when (unsignedA=unsignedB) else '0';

process(CLOCK_50)
begin
if (rising_edge(CLOCK_50)) then
if( RST='1' ) then
unsignedA <= (others => '0');
else
if key_1='1' then
unsignedA <= unsignedA + 1;
end if;
end if;
end if;
end process;

process(CLOCK_50)
begin
if (rising_edge(CLOCK_50)) then
if( RST='1' ) then
unsignedB <= (others => '0');
else
if key_1='1' then
if unsignedB>=7 then
unsignedB <= (others => '0');
else
unsignedB <= unsignedB + 1;
end if;
end if;
end if;
end if;
end process;

end architecture syn;

emilioiantorno Avatar
emilioiantorno:#28097

Was konkret meinst du mit "enthüftet"? RC-Glied? Zauberschaltung? Zeitmesser?

keyuri85 Avatar
keyuri85:#28098

>>28096
Hast du ein Latch gebaut?

guischmitt Avatar
guischmitt:#28099

Zeig mal deinen Entprellcode.
Bernd sieht da jetzt auf die schnelle keinen Fehler...

iamglimy Avatar
iamglimy:#28100

Mal abgesehen davon, dass RST in der Sensitivity liste fehlt

nicoleglynn Avatar
nicoleglynn:#28101

Und A und B nicht gleich lang sind, aber das ist gewollt oder?

jamesmbickerton Avatar
jamesmbickerton:#28102

Latche allewo, Sensitivitätsliste nicht vollständig, Taster vermutlich nicht synchronisiert.
Lern erstmal richtig VHDL

kuldarkalvik Avatar
kuldarkalvik:#28104

Schlimmste Zeit meines Studiums. Parallele Prozesse fickten Bernds Hirn.

sketi_ndlela Avatar
sketi_ndlela:#28106

Könnte daran liegen, dass das Rücksetzen von unsignedB auch immer je einen Clocktakt braucht.
Auch: Das nächste Mal lieber in Verilog.

mylesb Avatar
mylesb:#28108

>>28106
> Das nächste Mal lieber in Verilog.
...weil?

timgthomas Avatar
timgthomas:#28109

Gibt es Bernds, die auch schon privat mit FPGAs gebastelt haben? Und wenn ja, mit welchem Board? Erbitte Ideen für interessante Projekte :3

lightory Avatar
lightory:#28234

>>28109
Bernd hatte mal ein Spartan 3A DSP Board von Xilinx/Avnet, inkl. SignalGenerator für Matlab für 1 Jahr. Habe damit dann ein SDR gebaut und anschließend, nachdem die License abgelaufen war, auch wieder verkauft.

Jetzt habe ich ein ZedBoard und spiele ein bisschen mit den ARMs und Ethernet/UDP rum. Wirklich viel habe ich damit aber noch nicht machen können. Plan ist auf jeden Fall, über die FMCs, ein paar ordentliche ADCs/DACs dran zu flanschen und dann wieder Richtung Signalverarbeitung zu gehen.

Neuste Fäden in diesem Brett: